Sequential Logic - 时序逻辑

时序逻辑相比于组合逻辑，就是：输出不仅取决于输入，还取决于电路当前的状态。那么就必须要有一个寄存的单元，把电路的当前状态存下来。

分为：

• 同步时序电路：依赖于离散的时间。
• 异步时序电路：依赖于每一个瞬间的状态。

同步时序电路需要一个时钟模块，输出只被时钟的脉冲影响。

锁存器（Latch）

SR Latch

Set / Reset Latch 可以存 1 bit 的信号。

两种可用的状态：

• Set：Q=1,Q'=0
• Reset: Q=0,Q'=1

分析：

• 若 R=1,S=0，由于 NOR Gate 的性质，容易发现，会形成稳定状态 Q=0,Q'=1。
• 若 R=0,S=1，由于 NOR Gate 的性质，容易发现，会形成稳定状态 Q=1,Q'=0。
• 若 R=0,S=0。假设此时 Q=0,Q'=1，那么会发现电路状态不改变；假设此时 Q=1,Q'=0，那么会发现电路状态也不会改变。（会保持原来的状态）。
• 若 R=1,S=1。发现此时 Q=0,Q'=0，我们禁止这种情况。

因此 SR Latch 的 function table 就是：

时序图：